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其次,The PIO shares a single 32-entry instruction memory with four cores. Each of the four cores is capable of independently accessing this instruction memory once every cycle. Presumably, this 32-entry memory is implemented using a sea of flip flops, because a four-ported hard macro for RAM is not terribly common and it will likely have the wrong performance tuning for the PIO’s application. Thus, while the PIO is efficient in one sense by re-using the same 32 instructions across all four cores, it may pay some penalty for relaying a copy of those instructions across four spatially distributed cores.

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网友评论

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    这个角度很新颖,之前没想到过。

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    专业性很强的文章,推荐阅读。

  • 好学不倦

    干货满满,已收藏转发。

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    非常实用的文章,解决了我很多疑惑。

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